R
Introduction
Block Diagram
Figure 1-1 shows a block diagram of the ML501 Evaluation Platform (board).
CF
PC4
CPLD
Mi s c. Gl u e Logic
S ync
S RAM
S y s tem ACE
Controller
U S B
Controller
Ho s t
Peripher a l
32
Peripher a l
Fl as h
16
S PI
Pl a tform Fl as h
10/100/1000
Ethernet PHY
RJ-45
GPIO
16
DDR2
S O-DIMM
Digit a l A u dio
(B u tton/LED/DIP S witch)
Piezo/ S pe a ker
32
16
32
AC97
A u dio CODEC
Line O u t /
He a dphone
Mic In / Line In
PLL Clock Gener a tor
Pl us U s er O s cill a tor
Virtex-5 LX
Video DAC
R S -232 XCVR
DVI-I Video O u t
S eri a l
S y s tem Monitor
S MA
(Differenti a l In/O u t Clock s )
FPGA
U s er IIC B us
B a ttery a nd
F a n He a der
16 X 32
Ch a r a cter LCD
D ua l P S /2
XGI He a der
PT Ho s t 240W
10A S witching Reg u l a tor
IIC EEPROM
5V
To U S B a nd P S /2
1.0V
To FPGA Core
5V Brick
PT Ho s t 230W
6A S witching Reg u l a tor
3.3V
TP S 74401
3A LDO
TP S 74401
3A LDO
2.5V
To V CCAUX
2.5V
To FPGA I/O
3A
To FPGA I/O
PT Ho s t 230W
6A S witching Reg u l a tor
TP S 51100
3A LDO
TP S 51100
3A LDO
1.8V
To PROM
To DDR2 S O-DIMM
0.9V
To V TTVREF
0.9V
To V TT
UG226_03_083006
Figure 1-1:
Virtex-5 FPGA ML501 Evaluation Platform Block Diagram
ML501 Evaluation Platform
UG226 (v1.4) August 24, 2009
11
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